高速高密度PCB設(shè)計的新挑戰(zhàn)概述

如何利用先進的EDA工具以及優(yōu)化的方法和流程，高質(zhì)量、高效率的完成設(shè)計，已經(jīng)成為系統(tǒng)廠商和設(shè)計工程師不得不面對的問題。

　　熱點：從信號完整性向電源完整性轉(zhuǎn)移

談到高速設(shè)計，人們首先想到的就是信號完整性問題。信號完整性主要是指信號在信號線上傳輸?shù)馁|(zhì)量，當(dāng)電路中信號能以要求的時序、持續(xù)時間和電壓幅度到達接收芯片管腳時，該電路就有很好的信號完整性。當(dāng)信號不能正常響應(yīng)或者信號質(zhì)量不能使系統(tǒng)長期穩(wěn)定工作時，就出現(xiàn)了信號完整性問題，信號完整性主要表現(xiàn)在延遲、反射、串?dāng)_、時序、振蕩等幾個方面。一般認為，當(dāng)系統(tǒng)工作在50MHz時，就會產(chǎn)生信號完整性問題，而隨著系統(tǒng)和器件頻率的不斷攀升，信號完整性的問題也就愈發(fā)突出。元器件和PCB板的參數(shù)、元器件在PCB板上的布局、高速信號的布線等這些問題都會引起信號完整性問題，導(dǎo)致系統(tǒng)工作不穩(wěn)定，甚至完全不能正常工作。

信號完整性技術(shù)經(jīng)過幾十年的發(fā)展，其理論和分析方法都已經(jīng)較為成熟。對于信號完整性問題，陳蘭兵認為，信號完整性不是某個人的問題，它涉及到設(shè)計鏈的每一個環(huán)節(jié)，不但系統(tǒng)設(shè)計工程師、硬件工程師、PCB工程師要考慮，甚至在制造時也不能忽視。解決信號完整性問題，必須借助先進的仿真工具，如Cadence的SPECCTRAQuest就是不錯的仿真工具，利用它可以在設(shè)計前期進行建模、仿真，從而形成約束規(guī)則指導(dǎo)后期的布局布線，提高設(shè)計效率。隨著Cadence 在今年6月推出的專門針對千兆赫信號的仿真器MGH——它是業(yè)界首個可以在幾秒之內(nèi)完成數(shù)萬BIT千兆赫信號的仿真器——信號完整性技術(shù)更臻完善。

相對于信號完整性，電源完整性是一種較新的技術(shù)，它被認為是高速高密度PCB設(shè)計目前大的挑戰(zhàn)之一。電源完整性是指在高速系統(tǒng)中，電源傳輸系統(tǒng)（PDS power deliver system）在不同頻率上，阻抗特性不同，使PCB板上電源層與地層間的電壓在電路板的各處不盡相同，從而造成供電不連續(xù)，產(chǎn)生電源噪聲，使芯片不能正常工作；同時由于高頻輻射，電源完整性問題還會帶來EMC/EMI問題。如果不能很好地解決電源完整性問題，會嚴重影響系統(tǒng)的正常工作。

通常，電源完整性問題主要通過兩個途徑來解決：優(yōu)化電路板的疊層設(shè)計及布局布線，以及增加退耦電容。退耦電容在系統(tǒng)頻率小于300 ~ 400MHz時，可以起到抑止頻率、濾波和阻抗控制的作用，在恰當(dāng)?shù)奈恢梅胖煤线m的退耦電容有助于減小系統(tǒng)電源完整性的問題。但是當(dāng)系統(tǒng)頻率更高時，退耦電容的作用很小。在這種情況下，只有通過優(yōu)化電路板的層間距設(shè)計以及布局布線或者其他的降低電源、地噪聲的方法（如適當(dāng)匹配降低電源傳輸系統(tǒng)的反射問題）等來解決電源完整性問題，同時抑止EMC/EMI.

對于信號完整性和電源完整性之間的關(guān)系，陳蘭兵認為：“信號完整性是時域的概念，比較好理解，而電源完整性卻是頻域的概念，難度比信號完整性大，但在某些方面和信號完整性又有相通之處。電源完整性對工程師的技能要求更高，對于高速設(shè)計而言，是一個新的挑戰(zhàn)。它不但涉及到板級，同時涉及到芯片和封裝級。建議從事高速電路板設(shè)計的工程師在解決了信號完整性的基礎(chǔ)上再做電源完整性。”據(jù)介紹，Cadence的電源完整性工具PI已推向市場，并已成功運用到很多客戶的設(shè)計中。 

通過仿真 “軟”化你的設(shè)計

仿真是對把各方面問題都考慮進去的虛擬原型的測試。由于設(shè)計越來越復(fù)雜，工程師不可能把每一種方案都拿來實施，此時只能借助先進的仿真代替試驗進行判斷。

今天的系統(tǒng)設(shè)計，除了面臨高速高密度電路板所帶來的挑戰(zhàn)外，產(chǎn)品快速面世的壓力更是使仿真成為系統(tǒng)設(shè)計必不可少的手段。設(shè)計者希望利用先進的仿真工具，在設(shè)計階段即找出問題，從而高效率、高質(zhì)量地完成系統(tǒng)設(shè)計。

傳統(tǒng)的電路板設(shè)計，工程師很少借助仿真的手段。更多的時候是利用上游芯片廠商提供的參考設(shè)計和設(shè)計指導(dǎo)規(guī)則（即白皮書），結(jié)合工程師的實際經(jīng)驗進行設(shè)計，然后將設(shè)計生產(chǎn)出來的原型機進行反復(fù)測試試驗、找出問題、修改設(shè)計，這樣周而復(fù)始，直至問題基本全部解決。即時偶爾采用仿真工具進行設(shè)計，也只局限于局部電路。修改電路意味著時間上的延遲，這種延遲在產(chǎn)品快速面世的壓力下是無法接受的，尤其對于大型系統(tǒng)，一處小小的修改也許需要將整個設(shè)計推翻重來，正所謂“牽一發(fā)而動全身”，它給廠商帶來的損失是無法估量的。

產(chǎn)品質(zhì)量的難以保證、開發(fā)周期的不可控、對工程師經(jīng)驗的過分依賴……這些因素使上述設(shè)計方法難以應(yīng)對越來越復(fù)雜的高速高密度PCB設(shè)計所帶來的挑戰(zhàn)，因而必須借助先進的仿真工具加以解決。“上游芯片廠商給的設(shè)計方案是建立在他們自己樣板的基礎(chǔ)上的，而系統(tǒng)廠商的產(chǎn)品和上游廠商的樣板不可能完全一樣；同時，一個芯片的設(shè)計要求可能和另一個的相互矛盾，這時必須通過仿真來確定設(shè)計方案。”陳蘭兵說。

從某種意義上講，仿真就是讓軟件在虛擬原型上完成以前需要通過對物理原型的測試才能夠完成的功能評價，是一種更為“軟”化和更加經(jīng)濟的方案。

然而高速高密度電路板的仿真和傳統(tǒng)的仿真又有所不同。Mentor Graphics公司技術(shù)工程師尤立夫介紹：“傳統(tǒng)的仿真是針對原理圖而做的，它只是加激勵，看輸出，由此來判斷功能是否正確；而高速仿真是在功能正確的前提下，看設(shè)計的性能如何，它既針對原理圖，同時針對PCB設(shè)計。”利用仿真工具，可以判斷哪一個方案更貼近實際需求，在滿足性能要求的基礎(chǔ)上，判斷哪一個的成本更低，在性能設(shè)計和系統(tǒng)成本之間找到一個平衡點。尤立夫說：“利用仿真工具，可以判斷系統(tǒng)改進的方向是否正確，為設(shè)計指明方向，提高一板成功率，使產(chǎn)品更快走向市場。但是，無論仿真的結(jié)果多么接近測試結(jié)果，它都不能代替實際的測試系統(tǒng)。"